单颗芯片良率做到 90%，叠成 12 层之后，整颗芯片会有超过七成直接报废

单颗芯片良率做到 90%，叠成 12 层之后，整颗芯片会有超过七成直接报废。 长鑫存储小批量产出 HBM3E 的消息传出，舆论一片欢腾，庆祝算力卡脖子的死局终于被打破。 连外媒都在强调，这距离全球第一梯队只差一代。 但在半导体制造里，最残酷的差距从来不是代差。 是乘法。 为什么能把普通内存做到全球 8% 份额的厂商，一碰到高带宽内存，就会撞上一堵完全不同的高墙？ 答案藏在一个被半导体工程界称为良率绞肉机的物理法则里。 连乘良率陷阱。 普通芯片的生产是加法逻辑。 一张 12 英寸晶圆切出 1000 颗晶粒，如果 900 颗是好的，100 颗坏的直接扔掉。 坏掉的 10% 只损失那 100 颗芯片的成本。 高带宽内存 HBM 完全是另一种物种。 为了打破算力芯片的内存墙，它不能把内存平铺在主板上。 它是把 8 层、12 层甚至 16 层的内存晶粒，像积木一样垂直向上死死叠在一起。 每一层晶粒都要打磨到比头发丝还薄的几十微米。 每一层之间要打出数以万计的微米级微孔，也就是硅通孔 TSV。 再用微型焊球和热压工艺，把十多层芯片上下贯通，压成一个整体。 这时候，数学定律开始展露獠牙。 只要其中任何一层的某一个连接点坏掉，整颗由 12 层芯片组成的 HBM 就彻底作废。 堆叠芯片的最终良率，不是取平均值。 它是每一层单颗良率的连乘积。 如果单层芯片的良率是 90%，叠到第 8 层，总良率就跌到了 43%。 叠到主流的 12 层，总良率直接暴跌到 28%。 如果单层良率只有 80%，12 层叠完，活下来的芯片连 7% 都不到。 这带来了一个致命的毁损级联。 行业里把这叫 KGD 悖论，也就是已验证良好晶粒难题。 当你在压合第 12 层芯片时只要出现一点微小缺陷，坏掉的不只是那一层。 你会连带把下面已经压好的 11 颗完好晶粒，以及最底部昂贵的逻辑控制芯片，一起送进垃圾桶。 一颗坏芯片，杀死整座芯片大厦。 全球领跑的 SK 海力士和美光，之所以能把 12 层 HBM3E 做到规模量产，靠的是把单颗晶粒的基础良率逼到了 98% 甚至 99% 以上。 99% 的 12 次方，依然能剩下 88% 的良品。 但要做到这个基准良率，背后需要最顶尖的极紫外光刻 EUV、原子级精度的硅通孔深蚀刻设备，以及专门的热压回流封装设备。 在先进制程设备被严密封锁的环境下，国内厂商必须用深紫外 DUV 进行多重曝光。 多重曝光意味着更多的工序步骤、更大的晶圆应力和更高的基础缺陷率。 单层良率只要被拖慢几个百分点，到了 12 层连乘的终点，成本就会被放大成几倍甚至几十倍的差距。 实验室里的突破，可以靠精挑细选的晶粒手工打磨，点亮样品。 商业世界的竞争，只看工厂流水线能不能经受住乘法公式的无情惩罚。 制造一颗能跑分上报的样品，靠不计成本的投入就能做到。 真正的工业鸿沟，从来不在能不能做出第一颗。 在于当你要做十万颗的时候，你是在生产芯片，还是在给垃圾桶生产报废品？