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# 全世界跑大模型的显卡，过去三年全被同一道物理工序卡着脖子

全世界跑大模型的显卡，过去三年全被同一道物理工序卡着脖子。
不是英伟达的芯片设计。
是台积电的 CoWoS 先进封装。
无论是英伟达的 GPU，还是 SK 海力士的高带宽内存 HBM，最后都必须运到台湾，贴在一块巴掌大的硅中介层上。
这块硅片一旦产能排满，全球服务器就得排队等货。
为什么内存大厂自己做不出完整的 HBM？
答案藏在下一代芯片架构的物理分工里。
过去的 HBM3 和 HBM3E，底部的基底芯片走的是普通 DRAM 内存工艺。
内存厂在自己的晶圆厂里就能做完。
到了 HBM4，微电子行业标准组织 JEDEC 把数据通道宽度直接翻倍，从 1024 位拉升到了 2048 位。
传统的内存制造工艺彻底扛不住了。
要把两千多根高速信号线塞进同一块底板，基底芯片必须切换到先进制程的逻辑代工线。
这就是内存基底逻辑化。
一块原本廉价的底层垫片，瞬间变成了 3 纳米或 5 纳米的高精度逻辑芯片，成本直接飙升三到四倍。
对 SK 海力士这样的存储巨头来说，游戏规则全变了。
他们造不出顶尖的逻辑芯片。
如果继续把基底芯片交给台积电代工，再用台积电的 CoWoS 封装，他们的生死线就彻底被一家代工厂攥在手里。
台积电的 CoWoS 用的是整块全尺寸硅中介层。
面积越大，硅片受热翘曲的概率越高，成本高昂，产能扩张又极慢。
另一套完全不同的解法，来自英特尔的 EMIB 架构。
英特尔不铺整张昂贵的硅中介层。
它只在芯片拼接的缝隙底下，往有机基板里嵌进几块米粒大小的微型硅桥。
哪里需要高密度连线，就在哪里放桥。
这种桥接架构能把封装成本直接砍掉 30% 到 50%，还绕开了大面积硅片的尺寸极限。
升级版的 EMIB-T，更是在硅桥里直接打通垂直硅通孔，从芯片底部垂直供电，解决了高算力下的发热与压降难题。
这就是为什么 SK 海力士开始测试英特尔代工的基底芯片与 EMIB-T 封装。
这也是为什么 2026 年 6 月，英特尔晶圆代工部门把 SK 海力士前首席执行官李锡熙挖过去，直接主管先进封装与系统集成。
链条的最后一块拼图在地理上落下了。
2026 年 8 月 27 日，SK 海力士投资近 40 亿美元的先进封装厂在印第安纳州正式动工。
韩国本土制造 DRAM 晶圆。
印第安纳完成堆叠与封装。
俄亥俄与新墨西哥的英特尔工厂提供逻辑基底与 EMIB 桥接。
一条完全绕开单一岛屿瓶颈的先进封装闭环，在美国本土成型。
半导体行业争夺下一代算力主导权的战场，早就从单纯比拼晶体管微缩，转移到了多芯片互联的缝隙之间。
谁能在芯片缝隙里用更低的物理成本把信号连通，谁就重写了算力供应链的权力结构。

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