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# 做四个芯片，三个是废品

做四个芯片，三个是废品。
综合良率只有 25%。
这是中国最大内存制造厂长鑫存储，刚试产第四代高带宽内存 HBM3 时的真实成绩单。
在半导体制造行业，商业量产的及格线通常在 80% 以上。
跑在前面的韩国 SK海力士，良率已经在 90% 以上。
25% 的良率拿来量产，意味着什么？
意味着每做出一颗合格品，就要白白扔掉三颗报废芯片的全部材料和工时。
成本直接飙升四倍。
长鑫在普通内存上能靠补贴迅速铺开规模，为什么一碰 HBM 就栽了大跟头？
普通内存和 HBM 根本不是同一种物种。
过去几年，长鑫靠着大基金和地方国资数百亿的资金注入，把普通内存 DDR4 和 DDR5 的产能硬生生拉了起来。
在成熟制程上，只要采购二手深紫外光刻机，靠着补贴大打价格战，确实能把海外老牌厂商逼进墙角。
但高带宽内存 HBM，完全不讲这套规矩。
它是专给顶级 AI 算力芯片供血的高速内存桶。
AI 大模型训练时的数据吞吐量太大，内存如果平铺在主板上，数据来回跑太慢，就会撞上算力瓶颈。
要打破瓶颈，芯片设计者把平房推倒，直接在硅片上盖摩天大楼。
把 8 层甚至 12 层内存芯片，垂直叠在一起。
怎么把叠起来的 8 层芯片接通？
这就是卡死长鑫的核心技术：硅通孔，也就是 TSV。
芯片打磨后只有几十微米厚，薄得像保鲜膜。
工程师要在这么薄的单层硅片上，打穿几万个直径只有几微米的细孔。
孔打穿之后，通过电镀灌满铜柱，作为每一层芯片之间上下通行的电梯井。
再在两片芯片之间植入微型焊球，加热加压对准焊在一起。
听起来像是搭积木，难在哪里？
难在 3D 堆叠服从一个残酷的数学法则：累积良率的乘法惩罚。
做传统的单层平面芯片，如果一块晶圆的良率是 85%，做完拿去卖就行，坏的比例就是 15%。
但在 8 层堆叠的 HBM 里，8 层芯片必须全部完好无损。
只要 8 层里面任意一层芯片存在隐形坏点，或者几万个微米铜柱里有一个虚焊，整颗芯片立刻报废。
哪怕长鑫单层内存的制造良率能做到 85%。
把 8 层叠起来算一算：0.85 连乘 8 次，良率直接暴跌到 27%。
这还没算后道封装与焊接过程本身的额外损耗。
韩国半导体行业披露的长鑫产线数据：前道晶圆良率只有 30% 出头，后道封装测试再打折，最终能用的综合良率只剩 25%。
为什么单靠砸钱补不上这道鸿沟？
因为先进封装不是机械组装，它是一场微观材料学的物理拉锯战。
几十微米厚的晶圆，稍微受热就会翘曲变形。
两层芯片压在一起，不同材料的热膨胀系数只要差了一点点，冷却时微米级的焊点就会被直接撕裂。
更现实的阻碍是设备与材料的锁网。
给硅片打超细深孔的高深宽比刻蚀机来自泛林集团和东京电子。
超薄晶圆平整度依赖的应用材料精密抛光机，以及热压键合机和高纯度填胶材料，全部在严密的出口管制清单里。
国产设备厂商虽然在全力补位，但工艺经验没有捷径。
SK海力士为了攻克 HBM 的散热与良率，在产线上死磕了十几年，换过三代封装路线，烧掉了数万亿韩元，才摸索出高导热的液态环氧树脂封装工艺。
这种在微观物理极限上磨出来的工艺直觉，无法靠行政命令和资金补贴一步跳过。
长鑫现在的 HBM3 能用吗？
它确实小批量送出了一批样品，给阿里的平头哥和寒武纪做测试。
但能做出样品，和能商业量产，完全是两码事。
在 25% 的良率下，每一颗送去测试的芯片，成本是对手的四倍。
商业芯片拼的是成本曲线和稳定供货。
当巨额资金可以买来成熟设备的产能堆砌，却在微米级的乘法法则面前寸步难行的时候，真正制约算力突破的，从来不是雄心的大小，是微观物理给出的账单。

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