良率不到三成仍强推HBM3E：长鑫存储的堆叠物理关与国产算力脱困账

做十颗芯片扔掉七八颗，这种产线如果放在普通工厂，厂长第二天就得被开除。

但这正是国内最大的存储芯片厂长鑫存储，接下来两个月准备干的事。

路透社最近拿到消息，长鑫正计划在两个月内，小批量量产自己的高带宽内存 HBM3E。 他们目前的良率，只有 20% 到 30%。 对比一下，全球老大韩国海力士做这种芯片，良率在 70% 左右。 而且国内几家拿到样品的 AI 芯片公司测了一圈，发现长鑫这批标着新一代的 HBM3E，实际性能只接近海力士上一代的 HBM3。 性能落后一代，成本比海外贵得多，做三颗还要报废两颗。 放在正常的商业市场里，哪个买家会去买这种东西？ 但现实是，国内的算力芯片厂商正排着队等它救命。

为什么会搞成这个样子？ 先看 HBM 到底是什么东西，为什么它的良率会惨到这种地步。 现在的 AI 大模型太吃算力了。 但很多人光盯着处理器的运算速度，忽略了后面的数据运送。 处理器算得再快，要是存数据的内存运得太慢，芯片就只能在原地干等。 这就是硬件领域著名的内存墙。 普通内存像一条平铺的双向车道，车流量稍微一大就堵死。 工程师为了破局，想了一个极其硬核的办法： 既然平地铺不下，那就往天上盖楼。 把原本平放的一块块内存芯片，像千层蛋糕一样，一层一层往上叠。 叠 8 层，甚至 12 层。 这在行业里叫 3D 堆叠。

盖楼听起来简单，但怎么让楼上楼下的芯片互相通电传数据？ 这就必须在比头发丝还薄的硅片上，打穿上万个微型小孔。 这就是硅通孔，行业缩写叫 TSV。 孔打好之后，在每个微孔里填入导电金属，再在表面铺上极小的微凸块。 每一层芯片精准对齐，最后用高温和高压把它们压紧、粘死。 这时候，整个半导体制造里最残酷的数学规律就来了。

普通的平面芯片，只要在一整张晶圆上做电路。 一块芯片做坏了，切下来扔掉，旁边好的照样卖，良率是加减法。 但 HBM 的良率，是一个残酷的乘法幂次。 假设长鑫做每一层单片内存的良率是 90%，这在普通制造里已经算合格了。 可你要把 8 层芯片叠在一起，所有层必须全部完好无损，信号才能贯通。 那就是 90% 连乘 8 次。 算下来，整颗芯片的堆叠良率瞬间掉到了 43%。 如果要叠 12 层呢？ 0.9 连乘 12 次，良率直接崩塌到只剩 28%。

更要命的是高温热压的过程。 硅片在几百度的温度和压力下，哪怕出现一微米的翘曲，或者几万个微小的垂直焊点里虚焊了一个，整栋楼的电路立刻中断。 这时候报废的，不是单层硅片，是整整 8 到 12 层已经加工好的昂贵芯片，全得当场扔进垃圾桶。 海力士为了把良率顶到 70%，把特制的液态封装胶水和温控参数在产线上磨了将近十年。 长鑫才刚摸到这扇大门，在现有的设备和材料条件下，良率掉在 20% 到 30%，完全符合物理规律。

既然良率这么低、做出来成本这么高，为什么非要在这两个月强行量产？ 因为另一头的脖子，已经被卡到快喘不过气了。 在严格的出口限制下，正规渠道的高端 HBM 供给几乎被切断。 很多国产 AI 芯片厂商只能去地下市场倒腾水货。 水货不仅随时可能断供，价格还被中间商翻着倍炒上天。 路透社上个月就披露过，因为高端内存成本飙升、拿不到货，华为和寒武纪等国内 AI 芯片厂商，不得不把加速卡的价格硬生生上调了 20% 到 50%。 很多排队等算力的客户，甚至连交货日期都拿不到。

到了这一步，商业账本的算盘彻底不适用了。 在海外正常的竞争环境下，20% 的良率意味着造一颗赔一颗，没有任何一家商业公司敢这么干。 但对国内的芯片厂来说，眼下算账的标准变了，优先考虑的已经不是划算，是活下去。 没有 HBM，你的 GPU 哪怕算力标得再高，也只是一块喉咙被掐死的废铁，连机柜都点不亮。 只要长鑫能从产线上吐出能用的正品，哪怕成本翻倍，哪怕性能只赶上海力士上一代，国内的芯片厂也会毫不犹豫地全盘收下。

还有一个更底层的现实。 半导体制造不是写代码，没有任何捷径或者纯理论弯道超车。 所有的精密良率，从来不是在图纸上算出来的，必须用成千上万吨的晶圆废料在产线上实打实喂出来。 每一批报废的芯片，都会留下微米级的热应力数据、对准偏差数据和缺陷热力图。 早一天开工，哪怕从 20% 开始爬，工程师手里的工艺曲线才能早一天动起来。 在断供的生死线面前，哪怕是 20% 的良率，也是撬开这堵高墙的唯一一把钥匙。