两块 7 纳米的芯片叠在一起

两块 7 纳米的芯片叠在一起， 等于一块 3 纳米吗？

物理学给出的账单， 从来不是简单的加法。

2026 年 9 月，华为发布了搭载 3D 堆叠技术的麒麟 9050。 在阿斯麦（ASML）极紫外光刻机（EUV）受限的背景下， 这被看作中国半导体绕开设备限制的关键一跃。

平面的晶圆上做不大， 那就往垂直方向盖楼。 把原本并排平铺的计算单元，上下分层堆叠， 用微米级的铜点在垂直方向直接打通。 在半导体工程里，这叫 3D 逻辑堆叠。

往垂直方向盖楼，到底能换来什么？

晶体管越做越小， 但算力的瓶颈，早就转移到了电线上。 在一块平面的芯片里，数十亿个晶体管要协同工作， 电信号必须跑过数公里长的微型铜线。 晶体管开关只要几皮秒， 信号在漫长的铜线里穿梭，却会被电阻和电容死死拖住。 这就是芯片设计里的「RC 延迟」。 在先进制程中，超过 70% 的电量和延迟， 全消耗在了这几公里长的铜线上。

3D 堆叠直接打破了这个几何难题。 它把横向几毫米的漫长电路， 变成了垂直方向只有几微米的硅通孔（TSV）。 信号传输距离直接缩短了一千倍。 延迟暴跌，带宽瞬间拉满。

这也是华为提出「时间常数缩放定律」的逻辑。 不跟纳米尺寸死磕， 直接缩短信号在电线上的跑道。

但是，这台机器能彻底绕开光刻机吗？

半导体物理从来没有白给的便宜。 躲开了光刻机的刀， 就必须撞上两堵硬碰硬的物理墙。

第一堵墙，叫热阻叠加。 平面的芯片，发热面朝上，热量直接导出到均热板。 一旦两层高功耗核心叠在一起， 压在底层的计算单元，就被上层芯片和粘合介质严密包裹。 在一部厚度只有几毫米、全靠被动散热的手机里， 局部热密度直接翻倍。 只要高负荷跑上几分钟， 温度墙就会强制芯片降频降速。

第二堵墙，叫良率乘数衰减。 在先进制程晶圆上，单颗芯片的良率如果算 70%， 做 3D 堆叠，需要两层芯片同时完好，并通过微米级的混合键合精密焊接。 两层良率必须相乘。 70% 乘以 70%，综合良率瞬间跌破 50%。 只要其中一层有一个纳米级缺陷， 整颗双层芯片就只能当场报废。

台积电和英特尔很早就掌握了垂直堆叠技术， 但它们绝大多数时候，只敢把它用在机房里配着水冷排的服务器芯片上。 在功耗预算只有几瓦的手掌设备里， 谁都没法违背热力学规律。

用空间维度代偿工艺差距，是一套聪明的工程解法。 它把成熟工艺的互连效率逼到了极限。 但先进封装是止痛药，不能替代光刻机。 芯片的战争，最终还是要回到热力学与良率的硬账本上。